往者不可谏，来者犹可追
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Cadence版图小技巧 Cadence版图小技巧
写在前面版图是一个非常吃经验的工作，如果一段时间不画版图，那么这个人的版图能力也会退化，并且由于先前绘制版图时那些不太好的回忆，会导致这个人对版图产生惧怕心理，不敢再涉足版图的工作，这里我就将我的一些经验的东西写在这里，供以后的我参考。 版
2023-02-27 版图设计
版图小技巧 Cadence
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LVS错误总结 LVS错误总结
写在前面通常来说，Calibre的LVS错误会比较难排查，基本原因是因为Calibre的错误提示做得太差，这里点名批评Siemens公司。一般我们会采用Connectivity以及CAS工具辅助我们排查错误，但是这些工具可能会误报错误或者说
2023-02-27 版图设计
LVS 错误总结分类
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做FFT时的频谱零值插值问题 做FFT时的频谱零值插值问题
写在前面这个问题我在2023年初的寒假第一次遇到，这个时候闫老师给出的解释如下图所示， 这时我勉强明白是怎么回事，但是没有完全搞懂，现在我通过MATLAB建模的方式，彻底搞清楚了这个的原因。做这件事的动机在于一个学妹的MATLAB代
2023-02-20 数字信号处理
FFT MATLAB
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DCO的Verilog模型 DCO的Verilog模型
写在前面本文写Verilog模型，主要受到了两篇文章的启发，一篇是： “Event-driven Simulation and modeling of phase noise of an RF oscillator” 还有一篇是复旦大学俞思
2023-02-13 ADPLL
ADPLL Verilog建模
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DCO时域模型建模 DCO时域模型建模
写在前面最近需要对ADPLL中的DCO进行时域建模，初步考虑采用Verilog-A进行时域模型建模，之前的模型产生了诸多问题，例如对于DCO的$\sigma_{jitter}$大小的设置，在网上查阅到相关的模型，这些模型对于$\sigma_
2023-02-07 ADPLL
ADPLL DCO 时域建模 Verilog-A
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ADPLL中的DSM ADPLL中的DSM
写在前面为什么要了解DSM（Delta-Sigma Modulator）呢？因为在我们的ADPLL里，存在DCO的量化噪声，这个量化噪声按照最低可实现的最小频率LSB计算，也不能满足我们的应用需求，（见”ADPLL相位域MATLAB模型”这
2023-02-01 ADPLL
ADPLL DSM 混合信号电路设计